Półprzewodnik — globalny łańcuch setek firm

Warto od razu odróżnić dwie rzeczy: liczbę kroków procesowych wewnątrz jednej fabryki (tysiące operacji na tej samej płytce krzemowej, powtarzanych warstwa po warstwie) od liczby firm zaangażowanych w cały łańcuch — od projektu układu, przez materiały i sprzęt, po pakowanie i testy. To dwie różne miary złożoności, które się wzajemnie wzmacniają: każdy z tysiąca kroków procesowych opiera się zwykle na sprzęcie, materiale lub oprogramowaniu dostarczonym przez inną, wyspecjalizowaną firmę.

Branża półprzewodnikowa zorganizowana jest wokół kilku odrębnych modeli biznesowych, z których każdy kontroluje inny fragment łańcucha i wymaga innej skali kapitału.

1. Fabless — firma projektuje układy scalone, ale nie posiada własnych fabryk (fabs); zleca produkcję zewnętrznej odlewni. Przykłady: NVIDIA, Qualcomm, AMD. Model ten pozwala skoncentrować kapitał na projektowaniu i oprogramowaniu, unikając wielomiliardowych nakładów na budowę i utrzymanie fabryk.
2. Foundry (odlewnia kontraktowa) — firma produkuje chipy zaprojektowane przez inne przedsiębiorstwa, na zlecenie. Przykład: TSMC. Wymaga ekstremalnie wysokich, powtarzających się nakładów inwestycyjnych (CapEx) na budowę i modernizację fabryk oraz utrzymanie węzłów technologicznych na krawędzi możliwości fizycznych.
3. IDM (Integrated Device Manufacturer) — firma zarówno projektuje, jak i wytwarza własne chipy we własnych fabrykach. Przykład: Intel (historycznie niemal w całości, dziś w części także jako foundry dla innych). Model łączy ryzyko projektowe z ryzykiem kapitałochłonnej produkcji.
4. OSAT (Outsourced Semiconductor Assembly and Test) — firmy specjalizujące się w pakowaniu gotowych układów i ich testowaniu po wyjściu z fabryki. Przykłady: ASE Technology, Amkor. Ten etap był tradycyjnie postrzegany jako mniej strategiczny niż sama fabrykacja — co, jak dalej pokazano, coraz mniej odpowiada rzeczywistości.

Różnica w intensywności kapitałowej między tymi modelami jest ogromna. Firma fabless może osiągać wysoką marżę operacyjną i generować znaczne wolne przepływy pieniężne, bo nie ponosi kosztów budowy fabryk. Foundry i IDM ponoszą nakłady inwestycyjne liczone w dziesiątkach miliardów dolarów rocznie na pojedynczy węzeł technologiczny — kapitał ten musi zostać odzyskany z przychodów rozłożonych na wiele lat, zanim inwestycja się zwróci.

Zanim jakikolwiek atom krzemu zostanie przetworzony, chip istnieje jako projekt cyfrowy. Ten etap obejmuje architekturę układu (jak mają współpracować jego elementy), narzędzia do automatyzacji projektowania elektronicznego (EDA — Electronic Design Automation, dostarczane głównie przez Synopsys i Cadence), gotowe bloki funkcjonalne licencjonowane od innych firm (rdzenie IP, np. architektury procesorów od Arm) oraz Process Design Kits (PDK) — zestawy reguł i modeli dostarczanych przez konkretną fabrykę, które mówią projektantom, co dana linia produkcyjna faktycznie potrafi wykonać fizycznie.

Zespoły inżynierskie zajmujące się projektowaniem są kosztowne (wysoko wykwalifikowani inżynierowie, długie cykle weryfikacji), ale w porównaniu z budową fabryki nakłady kapitałowe na fizyczną infrastrukturę są tu niewielkie. To dlatego etap projektowania potrafi generować dużą wartość ekonomiczną — mierzoną np. marżą brutto — przy relatywnie niskim CapEx: głównym kosztem są płace i licencje, a nie hale produkcyjne i maszyny warte setki milionów dolarów sztuka.

Skończony projekt cyfrowy musi zostać przełożony na fizyczną strukturę na płytce krzemowej (wafer). Dzieje się to w wielokrotnie powtarzanym cyklu operacji, warstwa po warstwie, aż powstanie skomplikowana trójwymiarowa struktura tranzystorów i połączeń.

Dopiero po wielokrotnym powtórzeniu tego cyklu — w przypadku zaawansowanych układów logicznych bywa to kilkadziesiąt do kilkuset warstw — płytka krzemowa zawiera gotowe struktury, które można pociąć na pojedyncze kości (dies) i przekazać do dalszych etapów.

Nawet TSMC, będąc najbardziej zaawansowaną odlewnią świata, samo nie produkuje maszyn litograficznych, gazów specjalnych, fotorezystów ani systemów metrologii — kupuje je od zewnętrznych dostawców, z których wielu ma niewielu lub jednego realnego konkurenta na świecie w danej niszy technologicznej.

To zmienia charakter właściwego pytania. Zamiast pytać „które państwo produkuje chipy”, sensowniej jest pytać: które państwo lub firma kontroluje który konkretny, krytyczny etap łańcucha — projektowanie EDA, litografię ekstremalnego ultrafioletu (EUV), produkcję konkretnych chemikaliów procesowych, zaawansowane pakowanie, czy dostawy pamięci o wysokiej przepustowości. Odpowiedź różni się w zależności od etapu, a koncentracja w niektórych niszach bywa bardzo wysoka.

Przez dekady pakowanie (umieszczenie gotowej kości krzemowej w obudowie z połączeniami elektrycznymi) traktowano jako etap końcowy o relatywnie niskiej wartości dodanej. To się zmienia. Technologie takie jak CoWoS (Chip-on-Wafer-on-Substrate) czy SoIC (System-on-Integrated-Chips), rozwijane przez TSMC, oraz szersza kategoria integracji trójwymiarowej (3D) pozwalają łączyć wiele mniejszych chipów (chiplets) i pamięć w jeden gęsto upakowany moduł.

Znaczenie tego etapu rośnie, ponieważ dalsze zmniejszanie tranzystorów (mniejszy węzeł technologiczny w nanometrach) staje się coraz trudniejsze i kosztowniejsze fizycznie. Wydajność akceleratora AI zależy dziś nie tylko od tego, jak mały jest pojedynczy tranzystor, ale od tego, jak blisko siebie i jak szybko połączone są procesor i pamięć w jednym module. Zaawansowane pakowanie stało się osobnym, strategicznym wąskim gardłem — a nie tylko usługą montażową.

Wydajność procesora akcelerującego obliczenia sztucznej inteligencji zależy nie tylko od samego układu logicznego, ale od tego, jak szybko może on wymieniać dane z pamięcią. Pamięć o wysokiej przepustowości (High Bandwidth Memory, HBM) — układana w warstwach i łączona z procesorem przez zaawansowane pakowanie — jest produkowana przez wąską grupę wyspecjalizowanych producentów pamięci, odrębnych od firm projektujących same procesory.

Dostępność pamięci HBM, jakość podłoży (substrates), na których montowane są chipy, oraz przepustowość połączeń wewnątrz modułu i sieciowych połączeń między modułami (interconnect) są równie istotne dla ostatecznej wydajności systemu, jak sam węzeł technologiczny procesora. Wąskie gardło może pojawić się w dowolnym z tych ogniw, niezależnie od tego, jak zaawansowany jest sam projekt logiczny chipa.

Łańcuch półprzewodnikowy jest geograficznie skoncentrowany, ale nie w sposób, który daje się streścić jednym zdaniem o kontynencie. Zaawansowana litografia EUV pochodzi niemal wyłącznie od jednej firmy w Holandii (ASML), krytyczna optyka do tych maszyn od jednej firmy w Niemczech (ZEISS), narzędzia EDA głównie od kilku firm w Stanach Zjednoczonych, najbardziej zaawansowana fabrykacja logiczna skupiona jest głównie na Tajwanie (TSMC) i w Korei Południowej, a pamięć HBM w Korei Południowej i częściowo w innych krajach azjatyckich.

To obraz wielu wyspecjalizowanych klastrów geograficznych, z których każdy powstał wokół konkretnej kompetencji przez dekady kumulowanej wiedzy inżynierskiej, infrastruktury i relacji z dostawcami — a nie jednego regionu dominującego nad całością łańcucha. Twierdzenie „Azja robi chipy” pomija fakt, że najbardziej krytyczne, trudne do zastąpienia ogniwa łańcucha (litografia, EDA, część chemikaliów procesowych) leżą poza Azją, podczas gdy najbardziej zaawansowana fabrykacja fizyczna jest właśnie w Azji.

Zbudowanie fizycznej fabryki, choć samo w sobie kosztuje dziesiątki miliardów dolarów, jest tylko jednym z warunków koniecznych do niezależnej produkcji zaawansowanych chipów. Osiągnięcie faktycznej samowystarczalności wymaga jednoczesnego dostępu do wszystkich poniższych elementów, z których wiele istnieje dziś w praktyce w postaci wysoko skoncentrowanych, wąskich rynków globalnych.

1. Narzędzia EDA do projektowania układów najnowszej generacji.
2. Licencje na rdzenie IP wykorzystywane w projekcie.
3. Dostęp do sprzętu produkcyjnego, w tym maszyn litograficznych najnowszej generacji.
4. Ciągłe dostawy setek wyspecjalizowanych materiałów i chemikaliów procesowych.
5. Zdolności zaawansowanego pakowania dopasowane do docelowej architektury układu.
6. Wykwalifikowanych inżynierów procesowych z wieloletnim doświadczeniem w danej technologii.
7. Praktyczne know-how procesowe, które trudno przenieść samą dokumentacją — akumuluje się latami pracy operacyjnej.
8. Skalę produkcji wystarczającą, by koszt jednostkowy był konkurencyjny wobec istniejących graczy.
9. Klientów gotowych kupować produkcję nowego gracza, mimo że alternatywy istnieją już na rynku.

Nagłówek „NVIDIA/TSMC robi chip” pomija zwykle listę odrębnych warstw, które musiały zadziałać jednocześnie, żeby ten chip powstał i trafił do klienta.

1. Projekt — architektura układu i zespół inżynierski, który go zaprojektował.
2. IP — licencjonowane bloki funkcjonalne wbudowane w projekt.
3. EDA — oprogramowanie, bez którego projekt nie mógłby powstać ani zostać zweryfikowany.
4. Płytka krzemowa (wafer) — surowiec bazowy dostarczony przez producenta płytek.
5. Fabryka (fab) — miejsce fizycznej fabrykacji, ze wszystkimi krokami procesowymi.
6. Sprzęt produkcyjny — maszyny litograficzne, do nanoszenia warstw, trawienia i metrologii.
7. Materiały i chemikalia — setki wyspecjalizowanych substancji zużywanych w procesie.
8. Pakowanie — zaawansowane technologie łączenia kości w gotowy moduł.
9. Pamięć — układy HBM lub inna pamięć połączona z procesorem.
10. Testowanie — weryfikacja, że gotowy układ działa zgodnie ze specyfikacją, zanim trafi do klienta.

Gdy następnym razem przeczytasz o „firmie produkującej chipy”, spróbuj ustalić dwie rzeczy: którą konkretną warstwę łańcucha ta firma faktycznie kontroluje, oraz jacy krytyczni dostawcy stoją pod nią — bez których ta warstwa nie mogłaby funkcjonować.

1. Czy firma projektuje układ, czy go fizycznie wytwarza, czy pakuje i testuje gotowy produkt?
2. Od jakich zewnętrznych dostawców sprzętu, materiałów lub oprogramowania zależy dana warstwa?
3. Ilu realnych konkurentów istnieje dla tego konkretnego, krytycznego dostawcy — czy jest to rynek z wieloma graczami, czy praktycznie jednym?

Rozproszenie łańcucha na setki wyspecjalizowanych firm bywa opisywane głównie jako źródło kruchości i ryzyka geopolitycznego. To tylko jedna strona bilansu.

Odróżnienie zależności „nieszkodliwej” od zależności stanowiącej realne wąskie gardło wymaga oceny konkretnego ogniwa: ilu jest alternatywnych dostawców, ile czasu i kapitału zajęłoby zbudowanie substytutu, oraz jak krytyczny jest ten element dla całości łańcucha.

Chip trafiający na rynek pod nazwą jednej firmy jest w rzeczywistości wynikiem współpracy setek wyspecjalizowanych przedsiębiorstw, z których żadne samodzielnie nie potrafiłoby wytworzyć finalnego produktu. Zrozumienie tego łańcucha nie polega na zapamiętaniu wszystkich firm w nim uczestniczących, lecz na nawyku pytania, który konkretny etap kryje się za danym nagłówkiem.

Poniższe pytania mają pomóc przenieść tę ramę na kolejne artykuły i newsy branżowe, z którymi się zetkniesz.